Chiplet 技术详解：设计取舍、CoWoS 区别与 LLM 推理性能
整理日期：2026-09-10。根据本次 Chiplet 技术讨论整理；厂商事实附官方资料，教学模型和性能推导单独注明。
核心结论
Chiplet 负责系统如何拆分和分工，CoWoS 是实现高密度封装连接的技术方案之一，HBM 是高带宽内存。
Chiplet（芯粒）是为组合成更大系统而设计的裸片模块；Chiplet 架构通过多个分别制造的裸片，在封装内协同组成处理器。其收益来自制造良率、工艺选择和模块复用；其代价包括通信、封装、测试、供电和散热。
背景阅读：HBM、CoWoS 与 Chiplet：AI 芯片从晶体管竞争走向先进封装竞争。
1. 从晶圆到处理器：先分清物理层次
| 术语 | 含义 | 容易混淆之处 |
|---|---|---|
| Wafer／晶圆 | 批量制造集成电路的硅圆片 | 一张晶圆包含很多裸片 |
| Die／裸片 | 晶圆切割后的一块集成电路实体 | 不等同于封装好的处理器 |
| Chiplet／芯粒 | 面向模块化集成的裸片 | 一块芯粒可以有很多计算核心 |
| Package／封装 | 连接、保护裸片并引出电源与信号的整体 | 外观上的一颗处理器可能包含多个裸片 |
| PCB／电路板 | 承载封装器件并连接其他部件 | 先进封装没有消灭主板和显卡 PCB |
多核不等于多 Chiplet。多个 CPU 核心或 GPU 计算单元可以全部位于同一裸片。Die 强调物理实体，Chiplet 强调模块角色；“芯粒”也不保证裸片在绝对面积上很小。
2. 为什么拆分：制造与系统规模的取舍
2.1 良率与合格裸片配组
在其他条件相近时，大面积裸片受到制造缺陷影响的概率通常更高。拆成较小裸片后，可以先测试和筛选，再把合格裸片配组，减少单个缺陷带来的硅面积损失。
以下为教学示例，不是任何厂商的实际良率。简化泊松模型为：
其中 Y 为无缺陷良率，D 为单位面积缺陷密度，A 为裸片面积。若假设 D 为每平方厘米 0.1 个缺陷：
| 裸片面积 | 模型良率 |
|---|---|
| 800 平方毫米，即 8 平方厘米 | 约 45% |
| 200 平方毫米，即 2 平方厘米 | 约 82% |
**收益的关键是从合格裸片池中配组，而不是随机拿四块未经测试的裸片拼装。**真实成本还取决于接口额外面积、晶圆边缘损失、测试覆盖率、封装良率、冗余和屏蔽缺陷单元等，不能用上述百分比直接预测产品价格。
2.2 单块裸片的尺寸限制
常规光刻有单次曝光场限制，即 reticle limit。多裸片系统可以在一个封装中容纳超过常规单块逻辑裸片规模的电路，但每块裸片仍然需要满足自身制造约束。
2.3 不同电路使用适合的工艺
计算逻辑、SRAM、模拟电路、高速 I/O 与 DRAM 对工艺的要求不同。Chiplet 可以让计算部分采用先进逻辑工艺，让其他部分采用更适合成本、信号质量或存储密度的工艺。制程缩小对各类电路的收益并不相同。
2.4 复用与产品组合
同类计算芯粒可以用于不同规模的产品，已验证的 I/O 模块也可能跨代复用。不过，替换芯粒仍需接口兼容、封装适配和系统验证；这不是用户可以像更换内存条一样进行的升级。
概念与制造收益参考：Synopsys：What are Chiplets。
3. 如何拆分：架构阶段先确定边界
Chiplet 不是把已经完成的大芯片随意切开。设计者必须提前确定计算、缓存、内存控制器与互连的位置。
常见方式包括：
- 重复计算模块：多个相似的计算芯粒扩展核心数。
- 按功能划分：计算芯粒与 I/O 芯粒分工。
- 垂直集成：计算裸片与缓存等裸片上下堆叠。
基本原则是让紧密协作的电路尽可能留在本地，控制跨裸片通信量。拆得越细不一定越好：制造收益可能被通信开销抵消。
下面是概念示意，不对应具体产品：
flowchart TB
subgraph P["处理器封装"]
A["计算芯粒 A"] <--> I["I/O 芯粒"]
B["计算芯粒 B"] <--> I
end
I <--> D["封装外 DDR 内存"]
Chiplet 处理器可以使用 DDR，并不要求 HBM。
4. Chiplet 与 CoWoS、HBM 的区别
| 概念 | 主要回答的问题 |
|---|---|
| Chiplet | 系统拆成哪些裸片，各自做什么？ |
| Die-to-Die 互连 | 裸片之间采用什么接口和协议传输数据？ |
| 2.5D 集成 | 如何将主要裸片并排布置并实现高密度连接？ |
| 3D 集成 | 如何将裸片上下堆叠并连接？ |
| CoWoS | 台积电的一系列先进封装实现方案 |
| HBM | 提供高带宽的堆叠式 DRAM 内存 |
CoWoS 全称 Chip-on-Wafer-on-Substrate。不同 CoWoS 变体的连接结构不同，不能一概理解为所有裸片下面都有一整块硅中介层。
采用 CoWoS 不代表 GPU 计算部分一定是多 Chiplet；采用 Chiplet 也不必使用 CoWoS。
| 结构 | 计算部分是否为多裸片 | 能否使用 CoWoS |
|---|---|---|
| 一块 GPU 逻辑裸片 + 多个 HBM 堆栈 | 否 | 可以 |
| 多块 GPU 计算裸片 + 多个 HBM 堆栈 | 是 | 可以 |
HBM 内部可以三维堆叠；HBM 堆栈与 GPU 裸片之间可以采用 2.5D 集成；GPU 计算部分还可以采用多裸片设计。三个层次可以同时存在。GPU 与 HBM 通常分别制造，随后封装集成，不是一起光刻为同一块逻辑裸片。
先进封装把部分关键连接移入封装内部，系统仍需要封装基板和 PCB。HBM 的高带宽也不等于所有访问场景下都具有更低延迟。
5. 跨裸片通信为什么有代价
跨裸片传输需要发送接口、封装内连接和接收接口。相比本地片上路径，可能增加接口面积、电气驱动、时序适配和协议处理开销。不能简单认为所有片内路径都快于所有跨裸片路径，实际还取决于距离和架构。
评估互连需要同时看：
- 带宽：单位时间能传输多少数据。
- 延迟：一次请求多久得到响应。
- 每比特能耗：搬运数据消耗多少能量。
- 带宽密度：有限连接区域能够承载多少通信。
- 拓扑：是否需要经过其他裸片转发，哪些路径容易争用。
高带宽不能自动消除延迟。3D 连接可缩短部分路径、提高密度，但会增加散热、供电和制造测试挑战。
6. UCIe：标准化接口，不等于任意拼装
UCIe 是 Universal Chiplet Interconnect Express，为封装内裸片互连提供开放标准，涉及物理层和协议等。
即使接口兼容，系统仍需要协调供电、散热、地址空间、缓存一致性、启动、固件、驱动和测试。UCIe 不会自动完成这些架构设计，也不是所有 Chiplet 产品都必须采用它。
7. 实际案例：双裸片不一定是两个软件设备
NVIDIA 数据中心 Blackwell 的双裸片 GPU 设计，使用两块大型裸片和官方标称 10 TB/s 的芯片间互连，组成统一 GPU。
该结论针对相应数据中心产品设计，不能泛化为所有 Blackwell 架构产品。这里的互连带宽也不是 HBM 带宽，比较指标时需要核对单向、双向和聚合口径。
**物理裸片数量、软件设备数量和张量并行数量不是一回事。**不能因为一颗 GPU 内有两块裸片，就认定推理必须设置 tensor_parallel_size 为 2。
参考：NVIDIA Blackwell Architecture。
8. 对 LLM 推理的影响：把内部通信纳入性能模型
以下为架构分析思路，不是某款 GPU 的实测结论。
| 负载 | 值得检查的问题 |
|---|---|
| 大规模 GEMM | 矩阵分块能否主要本地计算，跨裸片交换量多大？ |
| 小 batch Decode | 算力增加后是否仍主要受权重读取限制？ |
| 长上下文 Attention | KV Cache 的位置和访问路径是否造成额外通信？ |
| MoE | 专家布局和 Token 路由是否导致链路争用？ |
在分析 Roofline 时，除计算能力和显存带宽外，还可能需要考虑裸片间带宽。简化的执行时间下界为：
F 是计算量，P 是有效算力，Q 是对应路径的数据量，B 是有效带宽。这个模型没有完整描述同步、延迟和串行依赖，也不能用峰值指标直接预测端到端推理速度。
优化思路是保持数据局部性、减少不必要的数据搬运，并依据软件实际暴露的控制能力安排任务；不能假设所有硬件都允许用户直接指定某块内部芯粒。
9. 常见问题与边界
Chiplet 一定更便宜、更快吗？
不一定。应该比较同等目标功能和性能下的总成本、功耗与复杂度。小型低成本芯片可能更适合单片实现。
为什么不能无限拼接？
通信、封装尺寸、供电、散热和系统验证都会形成约束。计算资源增加不保证性能线性增长。
CoWoS 是否取代 PCB？
没有。封装内高密度连接与板级连接承担不同层次的职责。
Chiplet 是否只能使用先进封装？
具体要求取决于带宽密度和功耗目标；可以采用不同档次的封装，不是只能使用 CoWoS 或 3D 堆叠。
最值得记住的区别是什么？
Chiplet 是模块划分与复用，CoWoS 是封装实现，互连是通信机制，HBM 是存储。分析真实性能时，要追踪数据在哪里、通过什么路径、以什么成本到达计算单元。